ARM Cortex-A12
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Le Cortex-A12 MPCore est un processeur ARM de la 3e génération des ARM Cortex-A. Il est situé entre les processeurs Cortex-A7 et Cortex-A15 au niveau des performances, tout en gardant l’efficacité énergétique de cette génération.
| Production | 2014 |
|---|---|
| Concepteur | ARM Holdings |
| Niveau 1 | 32–64 KiB I, 32 KiB D |
|---|---|
| Niveau 2 | 256 KiB–8 MiB (configurable avec le contrôleur de cache L2) |
| Cœur | 1–4 |
|---|
| Architecture | ARMv7-A |
|---|---|
| Famille | Cortex-A |
On peut également le situer au niveau de la puissance de calcul entre le Cortex-A9 et le Cortex-A15[2].
Il est destiné aux téléphones portables et aux tablettes de moyenne gamme. Il est 40 % plus rapide que le Cortex-A9 à la même vitesse d'horloge, mais consomme la même quantité d'énergie. Il devrait être produit fin 2014 pour apparaître dans les produits en 2015. En , ARM annonce le Cortex-A17 qui est encore plus efficace au niveau énergétique, est 60 % plus puissant que le Cortex-A9 et dont la fréquence d'horloge pourra être supérieure ou égale à 2 GHz[2].
Implémentations
La première implémentation annoncée est le Rockchip 32xx, qui devait sortir début 2014 avec un quadruple cœur, accompagné d'un GPU Mali-T624[3]. Le premier SoC de cette série, nommé RK3288, utilisera finalement un Cortex-A17 et un GPU Mali-T720. Il n'y aura donc aucune implémentation de ce processeur jamais sortie.
Spécificités
Les spécifications du Cortex-A12 sont les suivantes[4] :
- Large Physical Address Extension (LPAE), sur 40 bits, permettant de gérer jusqu'à 1 To de mémoire
- Virtualisation matérielle
- unité Thumb-2
- support de sécurité TrustZone
- unité de calcul flottant vectoriel VFPv4
- SIMD NEON
- Superscalaire (Partial dual issue instruction), pipeline à huit étages, exécution des instructions dans le désordre.
Parmi les unités qui ne sont pas incluse dans le cœur lui-même, mais qui l'accompagne et lui permettent de travailler en cohérence avec d'autres cœurs du même type, on peut noter :
- Un cache cohérent niveau 2 optionnel
- L'unité de déboggage et traçage CoreSight SoC-400
- Le bus AMBA 4 Cache Coherent Interconnect (CCI), il peut être combiné avec la technologie CoreLink pour les échanges haut-débit avec les autres processeurs du SoC.
- Le SCU (Snoop Control Unit), chargé de la cohérence des caches.
Liens externes
- Cortex-A12 Processor sur le site d'ARM.
