ARM Cortex-A57
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L'ARM Cortex-A57 est un processeur implémentant le jeu d'instructions 64 bits ARMv8-A conçu par ARM Holdings. Le Cortex-A57 a une architecture superscalaire à exécution dans le désordre[1]. Il est disponible sous forme d'un coeur SIP (en) pour les licenciés, et sa conception le rend adapté à l'intégration avec d'autres cœurs SIP (par exemple un GPU, un contrôleur d'affichage vidéo, un DSP, un processeur d'images, etc.) sur une puce constituant un système sur une puce (SoC).
80 KiB (48 KiB I-cache avec parité, 32 KiB D-cache avec ECC)
| Production | 2012 |
|---|---|
| Concepteur | ARM Holdings |
| Niveau 1 |
par coeur : 80 KiB (48 KiB I-cache avec parité, 32 KiB D-cache avec ECC) |
|---|---|
| Niveau 2 | 512 KiB à 2 MiB |
| Niveau 3 | aucun |
| Cœur | 1–4 par cluster, plusieurs clusters[1] |
|---|
| Architecture | ARMv8-A |
|---|
Caractéristiques
- Processeur pipeliné avec pipeline d'exécution superscalaire à 3 voies, à exécution dans le désordre spéculative
- Les extensions DSP et SIMD NEON sont obligatoires pour chaque coeur
- Unité de calcul en virgule flottante VFPv4 (par coeur)
- Support de la virtualisation matérielle
- Le codage avec le jeu d'instructions Thumb-2 réduit la taille des programmes 32 bits avec peu d'impact sur les performances
- Extensions de sécurité TrustZone
- Program Trace Macrocell et CoreSight Design Kit pour un traçage non-obstructif de l'exécution des instructions
- Cache L1 de 32 KiB données (cache 2-way set-associative) et de 48 KiB instructions (cache 3-way set-associative) (par coeur)
- Contrôleur de cache intégré de niveau 2 à faible latence (cache 16-way set-associative), taille configurable à 512 Ko, 1 Mo, ou 2 Mo par cluster
- Translation lookaside buffer (TLB) L1 d'instructions pleinement associatif à 48 entrées avec support natif pour des tailles de pages de 4 KiB, 64 KiB, et 1 MB
- TLB L2 4-way set-associative à 1024 entrées
- Prédiction de branchement dynamique à 2 niveaux avec un branch target buffer (BTB) pour la génération rapide de l'adresse cible
- Prédiction de branchement statique
- Prédiction indirecte
- Pile de retour
Implémentations
En janvier 2014, AMD a annoncé l'Opteron A1100. Conçu pour les serveurs, le A1100 possède quatre ou huit coeurs Cortex-A57, supporte jusqu'à 128 GiB de mémoire DDR3 ou DDR4, un contrôleur PCIe à huit lignes, huit ports SATA (6 Gbit/s), et deux ports 10 Gigabit Ethernet[2]. La série A1100 est sortie en janvier 2016, avec des versions à quatre ou huit coeurs[3],[4].
La première proposition de Qualcomm disponible fin 2014 fut le Snapdragon 810[5]. Il contient quatre coeurs Cortex-A57 et quatre coeurs Cortex-A53 dans une configuration big.LITTLE.
Samsung fournit également des SoC basés sur le Cortex-A57, le premier étant l'Exynos Octa 5433 qui fut disponible fin 2014.
En mars 2015, Nvidia a sorti le SoC Tegra X1, qui possède quatre coeurs A57 tournant à 2 GHz au maximum.
Voir aussi
- Comparaison des processeurs ARM (en), famille ARMv8
