Xeon Phi
série de processeurs manycore x86
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Xeon Phi[3] est une série abandonnée de processeurs manycore (en) x86 conçus et fabriqués par Intel. Elle était destinée à être utilisée dans les supercalculateurs, les serveurs et les stations de travail haut de gamme. Son architecture permettait l’utilisation de langages de programmation standard et d’interfaces de programmation (API) telles que OpenMP[4],[5].
| Production | De 2010 à 2020[1] |
|---|---|
| Concepteur | Intel |
| Fabricant | Intel |
| Fréquence | 1,053 GHz à 1,7 GHz |
|---|
| Niveau 1 | 32 ko par cœur |
|---|---|
| Niveau 2 | 512 ko par cœur |
| Finesse de gravure | 14 (tri-gate) nm à 45 nm |
|---|---|
| Cœur |
32-72
|
| Mémoire (RAM) | Jusqu'à DDR4 115.4 Go/s avec ECC |
| Socket(s) |
| Architecture | x86-16 (sauf le facteur de forme du coprocesseur), IA-32, x86-64[2] |
|---|---|
| Extensions | AVX, AVX2, AVX-512 |
| Micro-architecture | Larrabee |
| Variantes |
|
|---|
Xeon Phi a été lancée en 2010. Comme elle était à l’origine basé sur une conception de GPU antérieure (nom de code « Larrabee ») d’Intel[6] qui a été annulée en 2009[7], il partageait des domaines d’application avec les GPU. La principale différence entre Xeon Phi et un GPGPU comme Nvidia Tesla était que Xeon Phi, avec un cœur compatible x86, pouvait, avec moins de modifications, exécuter un logiciel qui était à l’origine destiné à un processeur x86 standard.
Initialement sous la forme de cartes d’extension basées sur PCI Express, un produit de deuxième génération, nom de code "Knights Landing", a été annoncé en juin 2013[8]. Ces puces de deuxième génération pourraient être utilisées comme un processeur autonome, plutôt que comme une simple carte d’extension.
En juin 2013, le supercalculateur Tianhe-2 du Centre national des supercalculateurs de Guangzhou (NSCC-GZ) a été annoncé[9] comme le supercalculateur le plus rapide du monde (en juin 2023, il s’agit du n° 10[10]). Il a utilisé des coprocesseurs Intel Xeon Phi et des processeurs Xeon E5 v2 Ivy Bridge-EP pour atteindre 33,86 pétaFLOPS[11].
La gamme de produits Xeon Phi était en concurrence directe avec les gammes Tesla de Nvidia et Radeon Instinct d'AMD pour l’apprentissage profond et les cartes GPGPU. Elle a été abandonnée en raison d’un manque de demande et des problèmes d’Intel avec son nœud 10 nm[12].
Historique
| Nom de code | Procédé | Commentaires |
|---|---|---|
| Knights Ferry | 45 nm | Sous forme d'une carte PCI Express ; dérivé du projet Larrabee |
| Knights Corner | 22 nm | dérivé du cœur P54C ; vector processing unit (VPU) ; premier composant appelé Xeon Phi ; codage de type AVX-512 |
| Knights Landing | 14 nm | dérivé du cœur Silvermont/Airmont (Intel Atom)[13] ; AVX-512 |
| Knights Mill | 14 nm | presque identique à Knights Landing mais optimisé pour l'apprentissage profond |
| Knights Hill | 10 nm | annulé |
Contexte
La microarchitecture Larrabee (en développement depuis 2006[14]) a introduit des unités SIMD très larges (512 bits) dans une conception de processeur basée sur l’architecture x86, étendue à un système multiprocesseur à cache cohérent connecté via un bus en anneau à la mémoire ; chaque cœur était capable d’un multithreading quadruple. En raison de la conception destinée au GPU ainsi qu’à l’informatique à usage général, les puces Larrabee comprenaient également du matériel spécialisé pour l’échantillonnage de textures. Le projet de production d’un produit GPU commercial directement à partir du projet de recherche Larrabee a été stoppé en mai 2010[15].
Un autre projet de recherche contemporain d’Intel mettant en œuvre l’architecture x86 sur un processeur multicœur à plusieurs cœurs était le « Single-chip Cloud Computer (en) » (prototype introduit en 2009[16]), une conception imitant un centre de données informatique en nuage sur une seule puce avec plusieurs cœurs indépendants : la conception du prototype comprenait 48 cœurs par puce avec prise en charge matérielle pour le contrôle sélectif de la fréquence et de la tension des cœurs afin de maximiser l’efficacité énergétique, et incorporait un réseau maillé pour la messagerie inter-puces. La conception manquait de cœurs à cache cohérent et se concentrait sur des principes qui permettraient à la conception de s’adapter à beaucoup plus de cœurs[17].
La puce de recherche Téraflops (en) (prototype dévoilé en 2007) est une puce expérimentale à 80 cœurs avec deux unités de calcul en virgule flottante par cœur, mettant en œuvre une architecture VLIW 96 bits au lieu de l’architecture x86[18]. Le projet a étudié les méthodes de communication intercœur, la gestion de l’alimentation par puce, et a atteint 1,01 TFLOPS à 3,16 GHz consommant 62 W[19],[18].
