Tensor Processing Unit

Erste Generation

Die erste Generation von Googles TPU wurde auf der Google I/O 2016 vorgestellt und entworfen, um die Anwendung bereits trainierter künstlicher neuronaler Netzwerke zu unterstützen.^[4] Dies wurde u. a. durch eine geringere Präzision im Vergleich zu normalen CPUs oder GPUs und eine Spezialisierung auf Matrizenoperationen erreicht.

Die TPU besteht aus einem systolischen Array mit einer 256×256-8-Bit-Matrizenmultiplikationseinheit (MMU), welche von einem Mikroprozessor mit einem CISC-Befehlsatz angesteuert wird. Der Chip entstand in einem 28-nm-Prozess und taktete mit 700 MHz bei einer Thermal Design Power von 28 bis 40 W. Die TPU besitzt 28 MiB Arbeitsspeicher am Chip. Zudem sind 4-MiB-32-Bit-Akkumulatoren verbaut, welche die Ergebnisse der Matrizenmultiplikationseinheit übernehmen. Die TPU kann Matrizenmultiplikationen, Faltungen und Aktivierungsfunktionen sowie Datentransfer zum Hostsystem über PCIe 3.0 oder zum DDR3 DRAM, welcher sich am Board befindet, ausführen.

Zweite Generation

Die zweite Generation (TPUv2) wurde auf der Google I/O 2017 vorgestellt. Ziel war, die Anwendung neuronaler Netzwerke (Inferenz) wie auch das Training dieser Netzwerke zu beschleunigen. Diese TPUs besitzen zwei „Matrizenausführungseinheiten“ (Matrix Execution Unit; MXU) mit je 8 GiB Arbeitsspeicher.^[5] Jede MXU weist eine Rechenleistung von 22,5 TFLOPS auf, wobei der bfloat16-Datentyp zum Einsatz kommt. Dieser entspricht nicht IEEE 754.^[5] Ein TPU-Board mit vier TPUs kommt somit auf 180 TFLOPS. Die TPUs werden zu einem „Pod“ mit 11,5 PFLOPS zusammengeschaltet, einem Rechnerverbund (Cluster-Systemarchitektur) von 256 TPUs und 128 Server-CPUs. Die TPUs sind in einer sphärenförmigen (2D-Torus) Netzwerktopologie von je 8×8 TPUs verbunden. Zur Verbindung der CPUs mit den TPUs kommt PCI-Express 3.0 mit 32 Lanes (8 Lanes je TPU) zum Einsatz.^[5]

Die TPUs der zweiten Generation sind in Form der Google Compute Engine, einem Cloud-Angebot von Google, nutzbar. Um die Speicherbandbreite der Architektur zu erhöhen, kommt HBM-Speicher zum Einsatz.^[6]

Dritte Generation

Die dritte TPU-Generation (TPU 3.0) wurde auf der Google I/O 2018 vorgestellt. Sie besitzen 4 MXUs mit je 8 GiB Arbeitsspeicher (32 GiB je TPU).^[5] Die Netzwerktopologie der TPUs ist ebenfalls in Form eines 2D-Torus ausgelegt. Die Racks besitzen eine Wasserkühlung.^[5] TPU 3.0-Pods bestehen aus 8 Racks mit insgesamt 1024 TPUs und 256 Server-CPUs. Die Rechenleistung eines Pod liegt bei knapp über 100 PFLOPS.^[5]

Vierte Generation

Die vierte Generation (TPU v4) stellte Google im Dezember 2021 vor.^[7] Mit den sogenannten SparseCores und Optical Circuit Switches (OCS) kann der TPU v4 interne Verbindungen dynamisch rekonfigurieren und skalieren. Das optische Netzwerk kann außerdem an die Struktur des berechneten KI-Modells angepasst werden. Die Sicherheit soll durch die Trennung der Racks auf Netzwerkebene erhöht werden. Der OCS ist verhältnismäßig günstig, da er unter fünf Prozent der Gesamtkosten der TPU ausmacht. Bei der Leistungsaufnahme schlägt das optische Netzwerk mit unter drei Prozent ebenfalls kaum zu Buche.^[8]

Die TPU v4 hat dank einer Umstellung auf eine 7-nm-Fertigung und einer Transistorzahl von 22 Milliarden eine mehr als doppelt so hohe Rechenleistung von 275 TFLOPS bei bfloat16 und int8. Trotzdem ist sie mit nur 600 mm² kleiner und verbraucht maximal 192 Watt, was im Vergleich zur TPU v3 eine Einsparung darstellt.^[9]

Fünfte Generation

Die fünfte Generation der TPU wurde 2023 in zwei Varianten vorgestellt: Im August 2023 kündigte Google den auf Inferenz und Kosteneffizienz optimierten TPU v5e an, im Dezember 2023 folgte der leistungsstärkere TPU v5p für das Training großer Sprachmodelle. Ein TPU-v5p-Pod umfasst bis zu 8960 Chips, die über einen 3D-Torus mit bis zu 4800 GBit/s pro Chip verbunden sind.^[10] Gegenüber dem TPU v4 bietet der v5p etwa die doppelte Rechenleistung und die dreifache Kapazität an High-Bandwidth-Memory (HBM).

Sechste Generation

Im Mai 2024 stellte Google auf der Konferenz Google I/O die sechste Generation unter dem Namen Trillium (TPU v6e) vor, die im Dezember 2024 für Google-Cloud-Kunden verfügbar wurde.^[11] Trillium erreicht nach Angaben von Google eine etwa 4,7-fache Spitzenrechenleistung pro Chip gegenüber dem TPU v5e bei gleichzeitig verdoppelter HBM-Kapazität und -Bandbreite. Die Energieeffizienz liegt nach Herstellerangaben um rund 67 Prozent höher als beim TPU v5e. Ein Trillium-Pod umfasst bis zu 256 Chips; über Multislice-Technologie und die Jupiter-Netzwerkinfrastruktur können mehr als 100.000 Chips zu einem Rechenverbund zusammengeschaltet werden. Trillium wurde unter anderem zum Training des Sprachmodells Gemini 2.0 eingesetzt.^[12]

Siebte Generation

Im April 2025 wurden auf der Google Cloud Next conference zwei "Ironwood"-TPU's vorgestellt, einmal als Cluster mit 256 Chips sowie mit 9216 Chips. Als Spitzenrechenleistung wurden 4614 TFLOP/s angegeben.^[13]

Achte Generation

Im Jahre 2026 entwickelt Google die TPU 8t-Architektur zum Training von KI-Modellen, um Entwicklungszeiten für große Modelle von Monaten auf Wochen zu verkürzen. Die TPU 8i-Architektur ist hingegen ausgerichtet auf „Inferenz“, um fertig trainierte KI anzuwenden und schnell auf Eingaben zu reagieren. Diese neuen Chips, die von Googles Arm-basierten Axion-Prozessoren angetrieben werden, minimieren Verzögerungen, die dadurch entstehen, dass Prozessoren untätig auf den Datenaustausch warten. Die achte TPU-Generation liefert bis zu doppelt so viel Leistung pro Watt wie der Vorgänger - auch durch die Flüssigkeitskühlung der vierten Generation. Ihre Verfügbarkeit wurde am 22. April 2026 erklärt.^[14]