ARM Cortex-A76
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| ARM Cortex-A76 | |||||
|---|---|---|---|---|---|
| Información | |||||
| Tipo | modelo de objeto manufacturado | ||||
| Desarrollador | Arm | ||||
| Datos técnicos | |||||
| Coprocesador | Arm Cortex-A55 (opcional) | ||||
| Microarquitectura | ARM Cortex-A76 | ||||
| Número de núcleos | 1-4 por clúster | ||||
| Cronología | |||||
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El ARM Cortex-A76 es una microarquitectura que implementa el ARMv8.2-A de 64 bits diseñado por el centro de diseño de ARM Holdings de Austin. ARM afirma un aumento del 25% y del 35% en el rendimiento de los enteros y de la coma flotante, respectivamente, respecto a un Cortex-A75 de la generación anterior.[1]
Neoverse N1
El Cortex-A76 sirve como sucesor del ARM Cortex-A73 y del ARM Cortex-A75, aunque basado en un diseño de hoja limpia.
El front-end del Cortex-A76 es un fuera de orden de decodificación a 4 bandas. superescalar. Puede obtener 4 instrucciones por ciclo. Y renombrar y despachar 4 Mops, y 8 µops por ciclo. El tamaño de la ventana fuera de orden es de 128 entradas. El backend es de 8 puertos de ejecución{ con una profundidad de pipeline de 13 etapas y las latencias de ejecución de 11 etapas.[1][2]
El núcleo soporta sin privilegio de 32 bits, pero las aplicaciones privilegiadas deben utilizar la ARMv8-A de 64 bits. ISA.[3] También admite instrucciones Load acquire (LDAPR) (ARMv8.3-A), instrucciones Dot Product (ARMv8.4-A), el bit PSTATE Speculative Store Bypass Safe (SSBS) y las instrucciones de barreras de especulación (CSDB, SSBB, PSSBB) (ARMv8.5-A).[4]
El ancho de banda de la memoria se ha incrementado en un 90% en relación con el A75.[5][6] Según ARM, se espera que el A76 ofrezca el doble de rendimiento que un A73 y está dirigido más allá de las cargas de trabajo móviles. El rendimiento está dirigido a la "clase de portátiles", incluidos los dispositivos Windows 10,[7] competitive with Intel's Kaby Lake.[8]
Los Cortex-A76 son compatibles con la tecnología ARM's DynamIQ, que se espera que se utilicen como núcleos de alto rendimiento cuando se usen en combinación con núcleos de bajo consumo Cortex-A55.[1]
El 20 de febrero de 2019, Arm anunció la microarquitectura Neoverse N1 (llamada en código Ares) basada en el Cortex-A76 rediseñado para aplicaciones de infraestructura/servidor. El diseño de referencia admite hasta 64 o 128 núcleos Neoverse N1.[9][10]
Cambios notables respecto al Cortex-A76:
