GDDR5
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| GDDR5 | |||||
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| Graphics Double Data Rate 5 | |||||
| Información | |||||
| Tipo | SDRAM | ||||
| Desarrollador | JEDEC | ||||
| Fecha de lanzamiento | 2008 (17 años) | ||||
| Estandarización | |||||
| Uso | tarjeta gráfica | ||||
| Cronología | |||||
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GDDR5 SDRAM (de las siglas en inglés Graphics Double Data Rate 5 Synchronous Dynamic Random-Access Memory) es un tipo de memoria gráfica síncrona de acceso aleatorio (SGRAM) con una interfaz de alto ancho de banda ("DDR") diseñada para usar en tarjetas gráficas, consolas de juegos, y computación de alto rendimiento.[1] Es un tipo de GDDR SDRAM (gráficos DDR SDRAM).
Al igual que su predecesor, GDDR4, GDDR5 se basa en la memoria DDR3 SDRAM, que tiene el doble de líneas de datos en comparación con DDR2 SDRAM. GDDR5 también utiliza búferes de captación previa de 8 bits de ancho similares a GDDR4 y DDR3 SDRAM.
GDDR5 SGRAM cumple con los estándares establecidos en la especificación GDDR5 por JEDEC. SGRAM tiene un solo puerto. Sin embargo, puede abrir dos páginas de memoria a la vez, lo que simula la naturaleza de puerto dual de otras tecnologías VRAM. Utiliza una arquitectura de captación previa 8N y una interfaz DDR para lograr un funcionamiento de alto rendimiento y puede configurarse para funcionar en modo ×32 o modo ×16 (concha) que se detecta durante la inicialización del dispositivo. La interfaz GDDR5 transfiere dos palabras de datos de 32 bits de ancho por ciclo de reloj de escritura (WCK) hacia/desde los pines de E/S. En correspondencia con la captación previa 8N, un único acceso de lectura o escritura consiste en una transferencia de datos de ciclo de reloj de dos CK de 256 bits de ancho en el núcleo de la memoria interna y ocho transferencias de datos de ciclo de reloj WCK de medio ancho de 32 bits correspondientes a los pines de entradas y salidas.
GDDR5 opera con dos tipos de reloj diferentes. Un reloj de comando diferencial (CK) como referencia para direcciones y entradas de comando, y un reloj de escritura diferencial (WCK) reenviado como referencia para lecturas y escrituras de datos, que se ejecuta al doble de la frecuencia de CK. Siendo más precisos, el SGRAM GDDR5 utiliza un total de tres relojes: dos relojes de escritura asociados a dos bytes (WCK01 y WCK23) y un reloj de comando único (CK). Tomando como ejemplo un GDDR5 con una velocidad de datos de 5 Gbit/s por pin, el CK funciona con 1,25 GHz y ambos relojes WCK a 2,5 GHz. La CK y las WCK se alinean en fase durante la secuencia de inicialización y entrenamiento. Esta alineación permite el acceso de lectura y escritura con una latencia mínima.
Un solo chip GDDR5 de 32 bits tiene alrededor de 67 pines de señal y el resto son alimentación y conexión a tierra en el paquete de 170 BGA.
