SystemVerilog
langage de description et de vérification de matériel
From Wikipedia, the free encyclopedia
SystemVerilog est à la fois un langage de description, se basant pour cela sur Verilog, et un langage de vérification de matériel, permettant de faire de la simulation et vérification. Il est standardisé sous le numéro IEEE 1800 par l'Institute of Electrical and Electronics Engineers (IEEE)[1].
Cet article est une ébauche concernant l’informatique.
Type
Fondation
SystemVerilog
| Type | |
|---|---|
| Fondation |
Historique
Description
Les fichiers de fonctions de SystemVerilog ont l'extension .sv pour la partie logique et .svr pour la partie réelle[3]. Les fichiers d'entête ont l'extension .svh[réf. souhaitée].
Le logiciel libre de simulation, Verilator supporte ce langage[4].
