Une spécification commune d'interconnexion de chiplets permet la construction de grands boîtiers System-on-Chip (SoC) qui dépassent la taille maximale du masque lithographique. Il permet de mélanger des composants de différents fournisseurs dans le même boîtier et d'améliorer les rendements de fabrication en utilisant des puces plus petites. Chaque chiplet peut utiliser un procédé de fabrication différent, adapté à un type de périphérique spécifique ou à des exigences de performances informatiques et de consommation électrique[3],[4].
Spécifications
La spécification UCIe 1.0 a été publiée le 2 mars 2022[5]. Elle définit la couche physique, la pile de protocoles et le modèle logiciel, ainsi que les procédures de tests de conformité. La couche physique prend en charge jusqu'à 32 GT/s avec 16 à 64 voies et utilise une unité de contrôle de flux (FLIT) de 256 octets pour les données, similaire à PCIe 6.0; la couche protocolaire est basée sur Compute Express Link avec les protocoles CXL.io (PCIe), CXL.mem et CXL.cache.
Diverses technologies d'interconnexion sur puce sont définies, comme le substrat organique pour un boîtier 2D «standard», le pont de silicium intégré (EMIB), l'interposeur(en) en silicium et le pont intégré de sortance pour les boîtiers 2,5D/3D «avancés»[3]. Les spécifications physiques sont basées sur le bus d'interface avancé (AIB) d'Intel[4],[6],[7].
Des chemins de signal plus courts permettent aux liaisons d'avoir des performances d'E/S et une consommation d'énergie (~ 0,5 pJ par bit) 20 fois meilleures par rapport aux SerDes(en) PCIe classiques, avec une densité de bande passante allant jusqu'à 1,35 To/s par mm2 pour un pas de bosse courant de 45 μm et une densité 3,24 fois plus élevée avec un pas de bosse de 25 μm[3].
Les versions futures pourraient inclure des protocoles supplémentaires, des liaisons de données plus larges et des connexions à plus haute densité[3].
La spécification UCIe 1.1 a été publiée le 8 août 2023[8].
