Zen 5
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17 juillet 2024
PC de bureau
8 août 2024
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| Production |
PC portables 17 juillet 2024 PC de bureau 8 août 2024 |
|---|---|
| Concepteur | AMD |
| Fabricant | TSMC |
| cpuid | Family 1Ah |
| Niveau 1 |
80 ko (par cœur) :
|
|---|---|
| Niveau 2 | 1 Mo (par cœur) |
| Niveau 3 |
|
| Procédé de fabrication |
TSMC N4P (Zen 5) TSMC N3 (Zen 5c sur Turin Dense) TSMC N6 (IOD) |
|---|---|
| Cœur |
PC portables : 8 à 12 PC de bureau : 6 à 16 Serveurs : 16 à 196 |
| Mémoire (RAM) | DDR5 |
| Boîtier | BGA FP8 (PC portables) |
| Socket(s) |
| Architecture | AMD64 (x86-64) |
|---|---|
| Extensions |
| Marques | |
|---|---|
| Variantes |
Zen 5 est le nom d’une microarchitecture CPU d’AMD, présentée sur sa feuille de route en mai 2022[3], lancée pour les PC portables en juillet 2024 et pour les PC de bureau en août 2024[4]. Elle est le successeur de Zen 4 et est actuellement fabriquée avec le procédé N4P de TSMC[5]. Il est également prévu que Zen 5 soit fabriquée avec le procédé N3E à l’avenir[6].
La microarchitecture Zen 5 équipe les processeurs pour PC de bureau Ryzen série 9000 (nom de code « Granite Ridge »)[7],[8], les processeurs pour serveurs Epyc 9005 (nom de code « Turin »)[9] et les processeurs pour PC portables minces et légers Ryzen AI 300 (nom de code « Strix Point »)[10].
Une feuille de route présentée lors de la journée des analystes financiers d’AMD le 9 juin 2022 a confirmé que Zen 5 et Zen 5c seraient lancés dans les variantes 3 nm et 4 nm en 2024[11]. Les premiers détails de l’architecture Zen 5 promettaient un « front-end re-pipeliné et une sortie large » avec « des optimisations intégrées de l’IA et de l’apprentissage automatique ».
Lors de la conférence téléphonique sur les résultats du T4 2023 d’AMD le 30 janvier 2024, la PDG d’AMD, Lisa Su, a déclaré que les produits Zen 5 seraient « à venir dans la seconde moitié de l’année »[12].
Architecture
Zen 5 est une refonte complète de Zen 4 avec un front-end plus large, un débit en virgule flottante accru et une prédiction de branchement plus précise[13].
Procédé de fabrication
Zen 5 a été conçu pour les procédés 4 nm et 3 nm. Il s’agissait d’une police d’assurance pour AMD dans le cas où la production en série de ses nœuds N3 par TSMC serait confrontée à des retards, à des problèmes importants de défauts de wafer ou à des problèmes de capacité. Un analyste de l’industrie a estimé que les rendements préliminaires des plaquettes de N3 étaient de 55 %, tandis que d’autres ont estimé que les rendements étaient similaires à ceux de N5, entre 60 et 80 %[14],[15]. De plus, Apple, en tant que plus gros client de TSMC, bénéficie d’un accès prioritaire aux derniers nœuds de procédé. En 2022, Apple était responsable de 23 % des 72 milliards de dollars de revenus totaux de TSMC[16]. Après le début de la montée en puissance de N3 à la fin de 2022, Apple a acheté l’intégralité de la capacité de production de plaquettes N3B de TSMC pour fabriquer ses SoC A17 et M3[17]. Les processeurs Zen 5 continueront d’utiliser le nœud TSMC N6 pour la fabrication de la puce d’E/S[18].
Les CCD de Zen 5 sont fabriqués avec le nœud N4P de TSMC[5]. N4P offre 11 % de performances en plus, 22 % de consommation en moins pour les mêmes performances et une amélioration de 6 % de la densité par rapport à N5 qui a été utilisé pour produire les CCD Zen 4. Les CCD Zen 5c pour les processeurs de serveur Turin Dense sont fabriqués sur le nœud N3 de TSMC.
Cache et instructions
Le cache L1 passe de 64 ko à 80 ko par cœur. Le cache d’instructions L1 reste le même à 32 ko, mais le cache de données L1 est passé de 32 ko à 48 ko par cœur. En outre, la bande passante du cache de données L1 pour les canaux unitaires à virgule flottante de 512 bits a également été doublée. Zen 5 contient 6 unités arithmétiques et logiques (ALU), contre 4 dans les architectures Zen précédentes. Un plus grand nombre d’ALU qui gèrent des opérations courantes sur entiers peut augmenter de 50 % le débit d’entiers scalaires par cycle[19].
Zen 4 a introduit les instructions AVX-512. Les capacités de l’AVX-512 ont été étendues avec Zen 5 avec un doublement de la largeur du tuyau en virgule flottante à 512 bits. De plus, le débit en bfloat16 est plus élevé, ce qui est bénéfique pour les charges de travail d’IA.
