Adapteva
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歴史
Adaptevaは2008年3月にAndreas Olofssonによって設立された。同社は携帯デバイス市場向けに浮動小数点演算のエネルギー効率を10倍に高める事を目標として設立された。2009年5月にMr. Olofssonは新しい強力な並列演算マルチコアコンピュータアーキテクチャを基にした最初の試作機の設計を完了した。初期の試作機は65nmルールで製造され、16基の独立したマルチコアプロセッサを備えた。2009年10月に初期の試作機でAdaptevaはSeries-AでUS$1.5百万ドルをニューハンプシャー州コンコードのBittWareから調達した。[3]
Adaptevaの最初の市販のチップの製品は2011年5月初頭に試用的に販売が開始され、まもなく単一のチップ上に4,096のコアを搭載する事が発表された。
2011年10月に発表された現在の製品のEpiphany IIIは28 nmルールで設計が完了して、65 nmルールで製造されたチップが入手可能で64コアを備えた28nm版は2012年1月に入手可能になると述べられ、既に試用販売は出荷済みだが2014年8月時点では一般の入手はできない。
製品
Adaptevaの主要な製品群はマルチコアのMIMDアーキテクチャの拡大可能なEpiphanyである。Epiphanyのアーキテクチャは4,096個までの単一32ビットフラットメモリー空間を共有するRISCアウト・オブ・オーダー実行マイクロプロセッサを収容可能だった。Epiphany-アーキテクチャ内のそれぞれのRISCプロセッサは1GHzまでのクロック周波数で2GFLOPS (単精度)の64× 32-ビットの統一レジスタファイルを備えたスーパースカラー(整数または単精度)マイクロプロセッサである。EpiphanyのRISCプロセッサは単精度浮動小数点用に最適化された[4]専用の命令セットのアーキテクチャ(ISA)だが、GNU-GCCのツール類を使用した高水準のANSI Cでプログラムが可能である。それぞれのRISCプロセッサ(現在の実装ではアーキテクチャ内に固定されていない)は32KBのローカルメモリを備える。(おそらくそれぞれのコアに重複する)コードとスタック空間はローカルメモリ内にある。さらに(大半の)一時的なデータは最高速度で転送される。データは同様に他のプロセッサコアのローカルメモリからの接続でも転送速度は制限され、或いはチップ上ではないRAMからは大幅に転送速度の制限を受ける。
メモリアーキテクチャは一般的に明示的な記憶階層やキャッシュメモリを採用せず、ソニー/東芝/IBMのcellプロセッサに似ているが、さらにチップ上以外とコア間負荷とストレスがサポートされる事による恩恵が得られる。
これにより従来のシステム内でコアの数によって実用的な限界がある複雑なキャッシュの一貫性のハードウェアに必要性を除去する。設計はコレを考え出すための実行費用を避けるためにプログラマに独立したデータ接続の類型の大幅な予測を増幅する事を企図する。 全てのプロセッサノードは効率的なメッセージの通過を企図してNetwork On Chipで接続する[5]。
Epiphany マルチコアプロセッサ
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2012年8月19日にAdaptevaはEpiphanyマルチコアプロセッサに関する複数の仕様と情報を公開した[6]。
2012年9月、16コア版のEpiphany-III (E16G301)が65 nmプロセス[9](11.5 mm2, 500 MHz チップ[10])を使用して生産され、64コアのEpiphany-IV (E64G401)技術試用品(800 MHz)がGlobalFoundriesの28 nmプロセスを使用して生産された[11]。
Epiphanyマルチコアアーキテクチャの初期の市場は以下が含まれる:
Parallella 計画
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2012年9月、Adaptevaはキックスターターで"スーパーコンピュータを全ての人へ"として販売するParallella計画を始動した。 プラットホーム用のアーキテクチャのリファレンスマニュアルがキャンペーンの一環として計画への賛同者に対して出版された[12]。一ヶ月で目標のUS$750,000ドルが集まり、最小のUS$99ドルの出資者は1個の素子を受け取る事ができ、当初の期日は2013年5月に設定されたものの、16コアのEpiphanyチップを搭載した最初のシングルボードコンピュータが最終的に出荷されたのは2013年12月だった[13]。
予定された基板の大きさは86 mm × 53 mm (3.4 in × 2.1 in)だった[14][15][16]。
キックスターターでのキャンペーンは成功してUS$898,921ドルが集まった[17][18]。US$3百万ドルの目標額には到達しなかったので64コア版のParallellaは量産されない見通しである[19]。キックスターターの利用者達はさらにUS$750ドル以上を寄付して64コアプロセッサ(1枚のウエハーから50チップの初期の試作品が製造される)の"parallella-64"版の入手を目指す予定である[20]。
- プロセッサ:1GHzで作動する(Xilinx社のZynqチップの一部の)NEONを備えたデュアルコアの32ビットARM Cortex-A9
| 特徴 | |
|---|---|
| プロセッサ | NEONを備えたデュアルコア 32-bit ARM Cortex-A9 1 GHz (ザイリンクス製Zynqチップの一部) |
| コプロセッサ | 16-コア Epiphany III マルチコア アクセラレーター (E16) |
| 性能 | 16 コア[19] それぞれ600 MHz, 25–26 GFLOPs (予備;[14] 単精度), 25 GIPS[21] |
| メモリ | 1 GB DDR3L RAM |
| USB | 2× USB 2.0 (USB 2.0 HS and USB OTG) |
| イーサネット | 10/100/1000 |
| ディスプレイ出力 | HDMI |
| 保存 | 16 GB microSD |
| 拡張端子 | 2個の 48-端子 GPIO 拡張端子 |
| 電力 | USB 電力供給式 (2.5 W) 或いは 5 V DC (~5 W) |
性能
ExtremetechのJoel Hruskaはこの計画に対して後述のような軽蔑的な意見を持つ。"Adapteva はEpiphany IVが実際にもたらすのはローカルキャッシュを備えない小容量の記憶域の16–64 の少ないコアで低速のクロックコアに関連して今尚特定の用途にしか対応しかできないのに売り手はスーパーコンピューターだと主張する。"[22]
Epiphanyチップはどの近代的なスーパーコンピュータ並の性能にも達していない。:現在の16コアまたは64コアのEpiphanyチップは単精度でそれぞれ25または100 GFLOPで近代的なPCのプロセッサ(Core i7-4770K (Haswell)では 4× コア @ 3.5 GHz AVX2: 177 GFLOPS,[23] 倍精度)の浮動小数点性能にさえ遠く及ばない。
しかしながら、E16 Epiphanyチップ[24]を備えた最新のParallella基板は(一例として1976年当時の最速のスーパーコンピュータであるCray 1の瞬間最高性能は80 MFLOPSで1985年の後継のCray 2では瞬間最高性能は1.9 GFLOPSだった。)多くの古いスーパーコンピュータの性能と競争可能で並列コードの開発で確実に使用できる。;スーパーコンピュータの独特のアーキテクチャ(メッセージ通過と NUMA)は従来のSMP機と比較して潜在的に便利な開発システムに仕立てられる。
5 Wという消費電力とチップの面積あたりの性能がGFLOPS/mm2という観点では現在のE16 Epiphanyチップは現在入手可能などのチップよりも性能が優れており、'embarrassingly parallel' GPUの用途のために拡大した並列アーキテクチャが設計された。
アーキテクチャは同様にParallellaボードをクラスター化して高速チップ内'eMesh'内部接続でコアの論理グリッドを拡大する事を企図する。
16コアのParallellaはおよそ5.0 GFLOPs/Wで、28 nmプロセスで生産される64コアのEpiphany-IVは50 GFLOPs/W (単精度)[25]で、15 GFLOPS/Wを基にした32枚のシステムである[26]。AMDとNvidia製のGPUと比較すると2009–2011年の時期に単精度で10 GFLOPs/Wに到達した[27]。