La plate-forme Apollo Lake avec un cœur Goldmont de 14 nm a été dévoilée lors de l’Intel Developer Forum (IDF) à Shenzhen, en Chine, en [1]. L’architecture Goldmont emprunte beaucoup aux processeurs Skylake, de sorte qu’elle offre une augmentation des performances de plus de 30% par rapport à la plate-forme Braswell précédente, et elle peut être utilisée pour mettre en œuvre des appareils bas de gamme économes en énergie, notamment des cloudbooks, des netbooks 2-en-1, des petits PC, des caméras IP et des systèmes de divertissement embarqués[2],[3].
Goldmont est la microarchitecture Atom basse consommation de 2e génération conçue pour les ordinateurs de bureau et les ordinateurs portables d’entrée de gamme[4]. Goldmont est fabriquée avec le procédé de fabrication 14 nm et prend en charge jusqu’à quatre cœurs pour les appareils grand public. Elle inclut l’architecture graphique Intel Gen9 introduite avec Skylake.
La microarchitecture Goldmont s’appuie sur le succès de la microarchitecture Silvermont et apporte les améliorations suivantes:
Le décodeur peut décoder 3 instructions par cycle.
Le séquenceur de microcodes peut envoyer 3 μops par cycle pour l’allocation dans les stations de réservation.
Le retrait soutient un taux maximal de 3 par cycle.
Amélioration de la prédiction de branchement qui dissocie le pipeline de récupération du décodeur d’instructions.
Fenêtre d’exécution dans le désordre plus grande et tampons qui permettent une exécution dans le désordre plus poussée sur les types d’instructions sur entier, FP/SIMD et mémoire.
Exécution et désambiguïsation de la mémoire entièrement dans le désordre. La microarchitecture Goldmont peut effectuer une lecture et un stockage par cycle (contre une lecture ou un stockage par cycle dans la microarchitecture Silvermont). Le pipeline d’exécution de la mémoire inclut également une amélioration du TLB de deuxième niveau avec 512 entrées pour les pages de 4 Ko.
Le cluster d’exécution sur entiers possède trois pipelines et peut exécuter jusqu’à trois opérations ALU simples sur entier par cycle.
Les instructions SIMD en entier et en virgule flottante s’exécutent dans un moteur de 128 bits de large. Le débit et la latence de nombreuses instructions ont été améliorés, y compris PSHUFB avec un débit de 1 cycle (contre 5 cycles pour la microarchitecture Silvermont) et de nombreuses autres instructions SIMD avec un débit doublé.
Le débit et la latence des instructions pour l’accélération du chiffrement/déchiffrement (AES) et de la multiplication sans report (PCLMULQDQ) sont considérablement améliorés.
Nouvelles instructions avec l’algorithme de hachage sécurisé accéléré par le matériel, SHA-1 et SHA256.
Prise en charge de l’instruction RDSEED pour la génération de nombres aléatoires répondant à la norme NIST SP800-90C.
La latence des instructions PAUSE est optimisée pour permettre une meilleure efficacité énergétique.
