ゲートアレイ

ゲートアレイの製造では、受注に関わらずあらかじめ大量にマスタスライス（英: master slice）と呼ばれる論理ゲートなどの素子を作り込んだ半完成状態までのウエハーを製造して在庫として保有しておき、顧客からの注文によって配線が決定され、マスタスライスの上層として金属配線層を追加構築することで半導体製品として完成させるのが一般的である。

ある応用回路をゲートアレイ上に配置するには、論理ゲート数や配線スペースやIOなどが十分でなければならない。このためゲートアレイはバリエーションを揃えたファミリとして提供されることが多く、論理ゲート数の多いものはダイサイズが大きく高価になる^[1]。必要な論理ゲート数やIO数は容易に数え上げられるが、ゲート数が同じでも配線の複雑さは回路によって大きく異なる。例えば、クロスバースイッチは同じゲート数のシストリックアレイに比べて多大な配線を必要とする。未使用の配線トラックは何の役にも立たないがコストを上昇させ、性能を低下させる。そのため、ゲートアレイ製造業者は論理ゲート数とIO数にちょうど見合った配線トラックを提供するよう心がけている。この見積もりにはレントの法則を使ったり、既存の設計での経験を活用する。

顧客の回路図から配線層のマスク・パターンを作図し、製造・検査・完成するまでにかかる期間は比較的短く、顧客は注文後、スタンダードセル方式やフルカスタム方式よりも素早く完成品を受領できる。ゲートアレイ方式では、マスタスライスのフォトマスクが共通で済むために顧客の製品ごとに必要となるマスク数が少なくて済み、マスクの設計と製造のコストが削減できる。さらに、同じダイサイズで製造されたゲートアレイ製品ではテストツールもかなり共通化できるため、テストの準備期間やコストを削減できる^[1]。

ゲートアレイは実装密度が他のASIC設計方式に比較して低く、性能も低くなる。しかし、生産個数が少ない場合にはこれが最も現実的ということが多い。ダイサイズやプロセス技術、ロジック技術もあらかじめ用意された物から選択するだけである^[1]。

フルカスタム設計はコストがかかり、複雑なチップをもっと安価に製造したいというニーズは常にある。そのニーズに現在応えているのは、FPGA、CPLD、ストラクチャードASICなどである。ULA（ゲートアレイ）には配線のための半導体工場設備が必要だが、FPGAは配線がプログラム可能である。