ARM Cortex-A510
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L'ARM Cortex-A510 est le successeur de l'ARM Cortex-A55 et le premier processeur "LITTLE" ARMv9 à haute eficacité[1]. C'est le compagnon du coeur "big" Cortex-A710. Il s'agit d'un processeur 64 bits entièrement conçu par l'équipe de conception d'ARM Holdings de Cambridge[2].
| Production | 2021 |
|---|---|
| Concepteur | ARM Ltd. |
| Niveau 1 |
par coeur : 64/128 KiB (32/64 KiB I-cache avec parité, 32/64 KiB D-cache) |
|---|---|
| Niveau 2 | 0–512 KiB par complexe |
| Niveau 3 | 128 KiB – 16 MiB (optionnel) |
| Architecture | ARMv9-A |
|---|---|
| Famille | Cortex-A |
| Variantes | Cortex-A710 |
|---|
Conception
Le Cortex-A510 est un coeur CPU “LITTLE” axé sur une efficacité élevée[3], apportant les améliorations suivantes par rapport à la précédente génération :
- conception avec exécution dans l'ordre et à 3 largeurs, le Cortex-A55 était à deux largeurs[4]
- Front-end de récupération et de décodage des instructions à 3 largeurs et back-end d'émission et d'exécution des instructions à 3 largeurs, comprenant 3 ALU[2].
- Augmentation de 35 % des performances comparé au Cortex-A55
- 20 % plus économe en énergie que le Cortex-A55
- Augmentation d'un facteur 3 des performances en machine learning (ML)[1]
ARM a annoncé une mise à jour du coeur de CPU Cortex-A510 le 28 juin 2022 ainsi que d'autres coeurs de CPU.
Le rafraîchissement a amélioré l'efficacité de 5 % et la scalabilité, passant de 8 coeurs à 12 coeurs[5]. De plus, le rafraichissement pourrait être configuré avec le support du 32 bits, alors que l'original était uniquement 64 bits[6].
Comparaison des architectures
| uArch | Cortex-A53 | Cortex-A55 | Cortex-A510 | Cortex-A520 |
|---|---|---|---|---|
| Nom de code | Apollo | Ananke | Klein | Hayes |
| Fréquence horloge max (GHz) |
2.3 | 2.1 | 2.0 | 2.0 |
| Architecture | ARMv8.0-A | ARMv8.2-A | ARMv9.0-A | ARMv9.2-A |
| AArch | 32 bits et 64 bits | 64 bits | ||
| Historique de la prédiction de branchement (Nb entrées) |
3072[7] | - | ||
| Taille du tampon de réorganisation (ROB) |
Aucun (exécution dans l'ordre) | |||
| Cache L0 (entrées Mops) | Aucun | |||
| Cache L1-I + L1-D (KiB) | 8/64+8/64 | 16/64+16/64 | 32/64+32/64 | |
| Cache L2 (KiB) | 0–256 | 0–512 | ||
| Cache L3 (MiB) | Aucun | 0–4 | 0–16 | 0–32 |
| Largeur de décodage | 2 | 3 | 3 (2 ALU) | |
| Dispatch | 8[8] | |||
