ARM Cortex-X1
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L'ARM Cortex-X1 est un processeur implémentant le jeu d'instructions 64 bits ARMv8.2-A conçu par le centre de conception d'ARM à Austin dans le cadre du programme Cortex-X Custom (CXC) d'ARM[1],[2].
tablettes et PC portables :3,3 GHz
| Production | 2020 |
|---|---|
| Concepteur | ARM Ltd. |
| Fréquence |
smartphones : 3,0 GHz tablettes et PC portables :3,3 GHz |
|---|---|
| Largeur bus adresse | 40 bits |
| Niveau 1 |
Par coeur : 128 KiB (64 KiB I-cache avec parité, 64 KiB D-cache) |
|---|---|
| Niveau 2 | 512–1024 KiB par coeur |
| Niveau 3 | 512 KiB – 8 MiB (optionnel) |
| Cœur | 1–4 par cluster |
|---|
| Architecture | ARMv8-A : A64, A32 et T32 (EL0 seulement) |
|---|---|
| Extensions |
ARMv8.1-A, ARMv8.2-A, cryptographie, RAS, ARMv8.3-A instructions LDAPR, ARMv8.4-A produit scalaire |
| Variantes |
Cortex-A78, ARM Neoverse V1 |
|---|
Conception
La conception du Cortex-X1 est basée sur celle du Cortex-A78, mais repensée pour la performance pure plutôt que pour un équilibre entre performance, consommation et surface de puce (PPA, performance, power, and area)[1].
Le Cortex-X1 a une conception superscalaire à exécution dans le désordre, avec un décodeur à 5 voies et un cache de macro-OP (MOPs) de 3 K. Il peut récupérer 5 instructions et 8 MOPs par cycle, renommer et expédier (dispatch) 8 MOPs, et traiter 16 μOPs par cycle. La taille de la fenêtre d'exécution dans le désordre (ROB) a été accrue à 224 entrées. Le backend possède 15 ports d'exécution avec une profondeur de pipeline de 13 étages et les latences d'exécution sont de 10 étages. Il posséde également quatre unités SIMD 128b[3],[4],[5],[6].
ARM affirme que le Cortex-X1 offre des performances 30 % plus rapides sur les entiers et 100 % plus rapides sur le machine learning que le Cortex-A77[3],[4],[5],[6].
Le Cortex-X1 supporte la technologie DynamIQ d'ARM, et il devrait être utilisé comme coeur haute performance lorsqu'il est combiné avec les coeurs moyen Cortex-A78 et petit Cortex-A55[1],[2].
Évolution de l'architecture par rapport au Cortex-A78
- Environ 20 % d'améliorations des performances (+30 % par rapport au A77)[7]
- 30 % plus rapide sur les entiers
- 100 % plus rapide en machine learning
- La taille de la fenêtre d'exécution dans le désordre (ROB) a été portée à 224 entrées (contre 160 entrées)
- Jusqu'à 4 unités SIMD 128 bits (contre 2 unités de 128 bits)
- 15 % de surface de silicium en plus
- Décodeur d'instructions à 5 voies (contre 4 voies)
- Bande passante du cache d'instructions décodées de 8 MOPs/cycle (contre 6 MOPs/cycle)
- 64 Ko L1D + 64 Ko L1I (contre 32/64 Ko L1)
- Jusqu'à 1 Mo/coeur de cache L2 (contre 512 Ko/coeur max)
- Jusqu'à 8 Mo de cache L3 (contre 4 Mo max)
Licensing
Le Cortex-X1 est disponible en tant que coeur SIP (en) pour les partenaires du programme Cortex-X Custom (CXC), et sa conception le rend adapté à l'intégration avec d'autres coeurs SIP (par exemple un GPU, un contrôleur d'affichage vidéo, un DSP, un processeur d'images, etc.) dans une puce constituant un système sur une puce (SoC)[1],[2].
Utilisation
- Samsung Exynos 2100[8]
- Qualcomm Snapdragon 888(+)[9]
- Google Tensor (en)[10] équipant le Pixel 6
Voir aussi
- Cortex-A78, microarchitecture haute performance apparentée
- Neoverse V1 (en) (Zeus), coeur serveur similaire au Cortex-X1
- Comparaison des processeurs ARM (en), famille ARMv8
