Le Cortex-A77 succède au Cortex-A76. Le Cortex-A77 a une architecture superscalaire à exécution dans le désordre à décodage 4 voies, avec un nouveau cache de macro-OP (MOP) de 1,5 K. Il peut récupérer 4 instructions et 6 MOPS par cycle, et renommer et envoyer 6 MOPS et 13 μops par cycle. La taille de la fenêtre d'exécution dans le désordre (ROB) a été portée à 160 entrées. Le backend comprend 12 ports d’exécution, en augmentation de 50 % par rapport au Cortex-A76. Il possède une profondeur de pipeline de 13 étages et une latence d’exécution de 10 étages[1],[2].
Le cluster entier compte six pipelines – soit deux pipelines entiers supplémentaires par rapport au Cortex-A76. L’un des changements par rapport au Cortex-A76 est l’unification des files d’attente d'émission (issue). Auparavant, chaque pipeline avait sa propre file d’attente d'émission. Sur le Cortex-A77, il existe désormais une unique file d’attente d'émission qui améliore l’efficacité. Le Cortex-A77 a ajouté une quatrième ALU de mathématiques générales avec des opérations mathématiques simples exécutées typiquement en un cycle et certaines opérations plus complexes en 2 cycles. Au total, il existe trois ALU simples qui effectuent des opérations arithmétiques et de traitement logique des données, ainsi qu’un quatrième port qui prend en charge des calculs arithmétiques complexes (par exemple MAC, DIV). Le Cortex-A77 a également ajouté une seconde branche ALU, doublant le débit des branches.
Il y a deux pipelines d’exécution ASIMD/FP. Cela n’a pas changé depuis le Cortex-A76. Ce qui a changé, ce sont les files d’attente d'émission. Comme pour le cluster entier, le cluster ASIMD dispose désormais d’une file d’attente d’émission unifiée pour les deux pipelines, améliorant l’efficacité. Comme pour le Cortex-A76, les ASIMD sur le Cortex-A77 sont tous deux larges de 128 bits, capables de 2 opérations en double précision, 4 en simple précision, 8 en demi-précision ou 16 opérations sur entiers 8 bits. Ces pipelines peuvent également exécuter les instructions cryptographiques si l’extension est prise en charge (non proposée par défaut et nécessite une licence supplémentaire d’ARM). Le Cortex-A77 a ajouté une seconde unité AES afin d’améliorer le débit des opérations de cryptographie[3].
Il possède un tampon de réorganisation (ROB) plus grand, jusqu’à 160 entrées, contre 128 et un nouveau cache L0 de macro-OP (MOP) qui peut atteindre 1536 entrées[4].
Le cœur prend en charge les applications 32 bits non privilégiées, mais les applications privilégiées doivent utiliser l’ISA ARMv8-A 64 bits. Il prend également en charge les instructions Load acquire (LDAPR) (ARMv8.3-A), les instructions de produit scalaire (ARMv8.4-A) et les instructions sur bits PSTATE Speculative Store Bypass Safe (SSBS) (ARMv8.5-A).
Le Cortex-A77 prend en charge la technologie DynamIQ d’ARM et devrait être utilisé comme cœurs haute performance en combinaison avec des cœurs économes en énergie Cortex-A55[1].
